设计一个时钟6分频器要求输出时钟占空比为50% 所选器件小限并假设器件没有延时。

大学 2022-05-22 15:58:47 时钟,器件,分频器已帮助人

设计一个时钟6分频器，要求输出时钟占空比为50%，所选器件小限，并假设器件没有延时。

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设计一个占空比50%的6分频器，也就相当于设计一个序列信号发生器，输出序列长度为6，且高、低电平各占一半，可以是000111。用3片D触发器接成移位寄存器来实现，Q2n+1=Q1n，Q1n+1=Q0n，Q0n+1=D0。为得到D0的表达式，列出电路的状态转换表，见下表。
CP Q2nQ1nQ0n D00 001 11 011 12 111 03 110 04 100 05 000 16 001 1
由表可得
$latex.action?latex=RF8wPVxiYXJ7UV8yXm59XGJhcntRXzFebn1RXzBebitcYmFye1FfMl5ufVFfMV5uUV8wXm4rXGJh%0D%0AcntRXzJebn1cYmFye1FfMV5ufVxiYXJ7UV8wXm59PVxiYXJ7UV8yXm59XGJhcntRXzFebn0rXGJh%0D%0AcntRXzJebn1RXzBebj1cYmFye1xiYXJ7XGJhcntRXzJebn1cYmFye1FfMV5ufX1cYmFye1xiYXJ7%0D%0AUV8yXm59UV8wXm59fQ%3D%3D$

设计一个时钟6分频器 要求输出时钟占空比为50% 所选器件小限 并假设器件没有延时。