集成电路前段设计流程 写出相关的工具。（扬智电子笔试）
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集成电路前段设计流程，写出相关的工具。（扬智电子笔试）
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正确答案：
先介绍下IC开发流程：
1.）代码输入（design ｉｎｐｕｔ)
用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码
语言输入工具：SUMMIT VISUALHDL
MENTOR RENIOR
图形输入: composer(cadence);
viewlogic (viewdraw)
2.）电路仿真（circuit simulation)
将vhd代码进行先前逻辑仿真，验证功能描述是否正确
数字电路仿真工具：
Verolog： CADENCE Verolig-XL
SYNOPSYS VCS
MENTOR Modle-sim
VHDL : CADENCE NC-vhdl
SYNOPSYS VSS
MENTOR Modle-sim
模拟电路仿真工具：
***ANTI HSpice pspice，spectre micro microwave: eesoft : hp
3.）逻辑综合（synthesis tools)
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真
中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再
仿真。最终仿真结果生成的网表称为物理网表。