在Verilog语言中关于if-else语句说法不正确的是?

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在Verilog语言中关于if-else语句说法不正确的是?

A.条件语句

B.可以多重嵌套

C.放在always块内

D.有一条if语句就有一条对应的else语句

在Verilog语言中关于if-else语句说法不正确的是?

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