1. 采用verilog语言 产生一个频率为33MHz 占空比为33%的方波。 2. 对于如下的Verilog程序： module
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1. 采用verilog语言，产生一个频率为33MHz，占空比为33%的方波。 2. 对于如下的Verilog程序： module compare（equal,a,b) input[1:0] a,b; output equal; assign equal=（a==b)？ 1:0; endmodule 能否将其中的assgin语句直接改为always块的描述？为什么？
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