采用Verilog语言实现一个字宽为16位 存储深度为1K的DRAM。输入输出信号定义如下： clk：时钟输入； d
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采用Verilog语言实现一个字宽为16位，存储深度为1K的DRAM。输入输出信号定义如下： clk：时钟输入； data:数据输入输出端口，16位，输入输出分时使用； wr:写操作使能输入，逻辑1表示写，0表示读； addr：地址输入端，10位。
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wire线网型表示硬件电路元件之间的物理连线。;reg型变量表示一个抽象的数据存储单元，只能在initial、always块内部被赋值。;存储器变量是由reg变量组成的数组。