某同学设计的VHDL部分源码如下 试问下述描述正确的是【b 】 P1:process （clk_in) variable cnt: na
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某同学设计的VHDL部分源码如下，试问下述描述正确的是【b 】 P1:process （clk_in) variable cnt: natural range 0 to 19; begin if rising_edge（clk_in) then if cnt=div_num then cnt:=0; elsif cnt<=div_num/2 then clk_out<="0"; cnt:=cnt+1; else clk_out<="1"; cnt:=cnt+1; end if; end if; end process P1;
A．以上都不准确
B．实现10分频功能
C．div_num在port内定义为in
D．rising_edge(clk_in)表示下边沿
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B