某同学设计的VHDL部分源码如下 试问下述描述正确的是 ----------------------------------------
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某同学设计的VHDL部分源码如下，试问下述描述正确的是 ---------------------------------------------------------------------------- signal iCNT: STD_LOGIC_VECTOR （2 downto 0):="000"; ------------------------------------------------------------------------ process （CLK) begin if （CLK "event and CLK = "1") then iCNT <= iCNT + 1; end if; end process; -----------------------------------------------------------------
A．上述都不准确
B．实现iCNT三位二进制加计数
C．CLK "event and CLK = "1"产生下降沿
D．本程序段没有else有错误
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B